[Ansys siwave] plate hole 내벽 도금 설정 방법

 

 

PCB design file 혹은 PCB artwork file을 siwave에 import를 한 후 plate hole의 내벽 도금에 대한 설정이다. 

 

해당 설정을 무시하고 해석을 해도 큰 차이가 없을 수도 있겠으나, 

되도록이면 최대한 실제의 환경과 같은 설정을 한 후 해석을 진행하는 것이 더 좋다고 생각한다. 

 

1. 내벽 도금 설정이 필요한 via, pad를 선택할 수 있어야한다. 

아래는 파일을 불러온 후의 화면이다. 

 

2. 다수의 via, pad를 선택하기 위해서 multi select이 가능한 버튼을 동작시킨다. 

내 경우 Home -> Select By Rectangle 버튼을 주로 사용한다. 

 

 

3. 선택이 되었다면 아래와 같이 highlight 처리가 될 것이다. 

 

 

4. 그 후 상단 메뉴의 Home -> Edit Padstacks 버튼을 눌러준다.

 

 

5. 아래와 같이 Padstack Editor 창이 열린다. 

이 중 Via plating을 실제 제조 스펙에 맞는 값으로 변경을 한다. 

내 경우에는 0.025mm를 입력하였다. 

 

6. 그러면 아래와 같이 꽉 찬 plate hole의 상태가 (via plating -> Ratio 100%) 7번 항목처럼 구멍이 뚫린 형태로 변경이 된다. 

 

 

7. 아래의 화면에서 위 화면과 차이점을 발견할 수 있는가? 

 

경우에 따라 해당 설정을 하는 것이 나을 수도, 혹은 하지 않는 것이 나을 수도 있다. 

 

이는 설계 완료 후 제작까지 되어 나온 PCB를 실측하며 면밀히 재분석을 해야한다.